Verilog HDL高级数字设计读书笔记
第二版
Advanced Digital Design with the Verilog HDL
李广军等译
因为已经有一些理论基础所以只记录重点和感兴趣的
一、数字设计方法概论
介绍数字设计流程，后续章节根据流程划分。
- 设计规格
- 设计划分
- 设计输入
- 仿真和功能验证(包括拟定测试方案、建立测试平台、测试执行模型验证)
- 设计整合与验证
- 预综合完成
- 门级综合与工艺映射
- 后综合设计确认
- 后综合时序验证
- 测试生成与故障模拟
- 布局与不限
- 物理和电气设计规则检查
- 提取寄生参量
- 设计完成
二、组合逻辑设计回顾
人工设计的方式，数电学的那些东西，布尔运算、卡诺图还有毛刺和冒险的处理，此部分略过。
设计要考虑使用的工艺，通常使用CMOS工艺，因此NAND和NOR工艺最适用。
三、时序逻辑设计基础
存储元件：电平触发存储是锁存器，边沿触发存储是触发器。
介绍两种元件的门级实现，都是数电学的。
总线：连接系统中多个功能单元的多条连线的信号通道，用于高速传输信号流的通道。
三态器件在硬件上提供了总线与电路间的动态接口，有效时作为信号传输通道，否则处于开路状态。
有限状态机FSM，Moore和Mealy。
三态，两态为组合电路，一态为时序电路。
介绍了一个有意思的概念：线码，为了便于数字信号传输，将原始的数据码进行一定的修改，以降低串行通信通道噪声的影响，和减少数据通路的宽度。
例：非归零码、非归零反转码等。
参考链接
- 本文作者： Zheng Yuchen
- 本文链接： https://zycccccc.top/2022/01/02/读书笔记/Verilog HDL高级数字设计/
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